介质访问控制(MAC)和物理编码子层以及物理介质附加(PCS+PMA)子层IP内核符合IEEE 802.3ba™-2010标准要求，降低用户在Altera 28-nm Stratix® V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE连接的设计复杂度。
企业和产品市场副总裁Vince Hu评论说：“越来越多的系统设计使用高速以太网——不仅仅是局域网附加子层，而且还有系统内部互联，因此，包括40GbE/100GbE MAC和PCS+PMA层在内的子系统IP成为系统设计团队工具包的关键组成。这些内核针对Altera开发套件和Altera Quartus® II软件12.0集成进行优化，适用于在Stratix IV和Stratix V FPGA中开发高性能、低成本子系统IP。”
通过这一开发，Altera支持40GbE/100GbE系统级吞吐量，提高FPGA设计人员的设计抽象级，同时提升设计团队的效能。40GbE以及100GbE MAC和PHY IP内核提供的接口包括一个基于数据包的通道，与前一代以太网系统在逻辑上兼容。数据速率高达28.05 Gbps和14.1 Gbps，并且具有收发器的Altera Stratix V GT和GX FPGA，以及数据速率达到11.3 Gbps的Stratix IV GT FPGA都支持这些内核。Stratix FPGA结合了高密度、高性能以及丰富的特性，支持用户集成更多的功能，提高系统带宽。
价格和供货信息
可以从上分别下载Altera的40GbE和100GbE IP内核，由最近发布的Quartus II软件12.0为其提供支持。关于Altera 40GbE和100GbE IP内核的详细信息，请访问 。关于价格信息，请联系 。
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