益华电脑（Cadence）宣布其TLM （transaction-level modeling） 导向设计与验证、 3D IC 设计实现，以及整合 DFM 等先进 Cadence 设计技术与流程，已经融入台积电（TSMC）设计参考流程11.0版中。同时 Cadence也宣布支援台积电的类比/混合讯号 （Analog/Mixed-Signal,以下称 AMS）设计参考流程1.0版，以实现先进的28奈米制程技术。
Cadence益华电脑的 TLM 导向设计与验证 、3D IC 设计实现以及整合 DFM 等技术，有助于 28奈米 TLM 到 GDSII 进行复杂的晶片设计、设计实现、验证与签核（signoff）。Cadence针对台积电设计参考流程的扩增部分，可帮助双方客户在最短的设计时程下，实现复杂的高效能、低功耗、混合讯号晶片，更支援了Cadence所提出的 EDA360 策略。
EDA360 愿景需要整个电子生态系统的共同合作，才能够兑现系统至晶片实现（System to Silicon Realization）的新产业境界。 Cadence 对台积电设计参考流程的贡献，能够帮助客户快速建立、重复利用并整合大型数位、类比和混合讯号IP区块，以更快速、更高成本效益来达成这些目标。
台积电的设计参考流程充分运用先进Cadence TLM 导向设计与验证技术和方法。将设计萃取由RTL层级提前至 TLM 层级、采用Cadence高阶合成、进行设计前期功耗trade-off与最佳化，以及metric-driven功能验证等方法，完成周延的TLM 到GDSII设计流程。先进的3D设计功能包括实体设计与设计实现、RC萃取、时序分析、讯号完整性分析、IR drop、electromagnetic与散热分析等，更包括了实体验证。
移转至更高设计阶层进行萃取的做法，让客户获得相当大的优势，因为从系统层设计到实体设计的阶段，进行IP的建立和重复利用，让设计与验证生产力大幅增加。独特的Cadence ECO （engineering change order） 功能能避免不必要的反覆作业，实现更快速的上市时程。
3D IC设计功能则是在设计实现阶段，就能够协助设计决策，确保封装阶段的最佳效能与功耗trade-off.由于DFM设计解决方案整合到设计实现工具中，设计人员能够高枕无忧地完成自己的区块或晶片层设计，达成量产时程的目标。
Cadence也在此次与台积电的合作中，为低功耗、先进制程与混合讯号设计提供更多的支援。在低功耗领域中，这个流程以Common Power Format （CPF）为基础，支援power state validation与IP library view.在先进制程领域中，以台积电 iLPC 进行微影hot spot修正，以及dummy metal/via插入的修补方式，解决hot spot 的议题，并能将症结反馈至自动化布局与绕线工具的单独GDS介面。
在系统封装 （system-in-package, SiP ） 混合讯号设计方面，有SiP die/package floorplan、混合讯号IR drop与先进SiP静态时序分析等封装支援。这些崭新的设计参考流程元素，从系统层到签核（signoff）为设计团队提供更高能见度与可预测性，协助在功耗、效能与设计尺寸trade-off的挑战下进行最佳化，并实现最高设计良率。
支援台积电的AMS设计参考流程1.0版
同时Cadence也宣布为台积电崭新的28奈米设计参考流程提供周延的产品支援，一步步协助设计迈向晶片实现。Cadence与台积电的合作，旨在解决当今无线、网路架构、消费性与其他应用方面，晶片设计中类比与混合讯号功能日益高涨的复杂性，也满足了整合的需求。
台积电设计参考流程融合来自 Virtuoso 客制化平台的各种Cadence技术阵容，涵盖在 28奈米制程的 AMS IP 设计、验证与设计实现。在先进 28奈米设计经验证的技术基础上，Cadence与台积电合作，实现了电路图设计、AMS验证、RF与transient noise分析、yield sensitivity分析、constraints-driven布局、类比布局与绕线、实体验证、DFM-aware的寄生萃取、IR drop以及electromigration分析等。
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